面向 PCIe 5.0 技能的 Cadence IP 包含 PHY、配套控制器和验证 IP（VIP），大多数都用在高带宽超大规模核算、和存储使用的体系级芯片规划。使用 Cadence 针对 PCIe 5.0 架构的 PHY 和控制器子体系，客户能规划出功耗极低的体系级芯片，并加快

  “咱们很快乐看到 Cadence 面向 TSMC 先进工艺的全系列 IP 产品完成 PCIe 5.0 协议合规性。”TSMC 规划基础设施办理部副总裁 Suk Lee 标明，“咱们与 Cadence 的继续密切合作将协助两边客户满意严厉的功耗和功能要求，并凭仗根据 TSMC 先进的技能带来的抢先规划解决方案来加快芯片立异。”

  “凭仗经过客户验证的最低功耗，契合 PCIe 5.0 规范的 Cadence PHY 和控制器 IP 使客户可以开宣布极端节能的体系级芯片。”Cadence 公司全球副总裁兼 IP 部总经理 Sanjive Agarwala 标明，“经过咱们的多通道片上子体系解决方案，咱们的客户能看到在与其方针使用相匹配的外观尺度中完成了 IP 合规性。”

  “面向 PCIe 5.0 规范的 Cadence PHY 和控制器测验芯片在 Xgig 训练器和分析仪渠道上进行的合规性测验中表现出色，与之前进行的测验成果共同。”VIAVI Solutions 实验室和产品业务部高档副总裁兼总经理 Tom Fawcett 标明，“Cadence 在高带宽超大规模 SoC IP 方面处于领头羊，他们在 PCI-SIG 合规活动中的成功记载标明他们对其解决方案和整个技能的继续决心。”

  “英特尔致力于经过敞开的 PCI Express 规范做全职业立异和严厉的兼容性测验。”英特尔公司技能方案总监 Jim Pappas 标明，“Cadence最新的 PHY 和控制器 IP 展现了他们对 PCIe 5.0 功能和与咱们第 12 代英特尔酷睿和第 4 代英特尔至强可扩展渠道互操作性的许诺。”